Lompatan Industri Semikonduktor: ASML, TSMC, dan imec Berhasil Integrasikan Transistor Material 2D pada Wafers 300 mm dengan Pitch 50 nm

Pada ajang bergengsi 2026 IEEE/JSAP Symposium on VLSI Technology and Circuits yang berlangsung di Honolulu, Hawaii, sebuah pencapaian revolusioner diumumkan. Konsorsium raksasa semikonduktor yang terdiri dari lembaga riset imec, produsen mesin litografi ASML, dan perusahaan manufaktur chip terbesar dunia TSMC, resmi memperkenalkan jalur integrasi 300 mm yang kokoh dan skalabel untuk transistor nFET dan pFET berbasis material dua dimensi (2D).

Untuk pertama kalinya di dunia, mereka berhasil mendemonstrasikan komplemen transistor nFET (menggunakan Molybdenum Disulfide atau MoS2​ sebagai material kanal) dan pFET (berbasis Tungsten Disulfide / WS2​ atau Tungsten Diselenide / WSe2​) dengan Contacted Poly Pitch (CPP) sekecil 50 nm pada wafer standar industri (300 mm). Penemuan ini menandai fase krusial transisi teknologi dari skala laboratorium menuju skala pabrik (lab-to-fab) untuk arsitektur sirkuit masa depan pasca-silikon.

Mengapa Material 2D TMD Begitu Penting?

Ketika industri chip mulai membentur batas fisik silikon tradisional, material Transition Metal Dichalcogenides (TMDs) berukuran atomik muncul sebagai kandidat penyelamat garis jalan (roadmap) hukum Moore.

Saat silikon digantikan oleh material 2D yang tipisnya hanya seukuran lapisan atom, transistor mampu mempertahankan kontrol elektrostatik kanal yang sangat baik tanpa kehilangan mobilitas pembawa muatan (carrier mobility), bahkan pada panjang gerbang (gate length) yang diekstrimkan di bawah 5nm. Teknologi ini sangat diidamkan untuk kebutuhan logika ultra-skala (ultra-scaled logic), aplikasi Back-End-of-Line (BEOL), hingga teknologi pasokan daya dari sisi belakang wafer (wafer backside applications).

Tiga Keberhasilan Utama dari Kolaborasi Tripartit

Pendekatan integrasi yang kompatibel dengan standar manufaktur CMOS ini menorehkan tiga pencapaian historis:

1. Pecah Rekor CPP 50 nm: Berhasil memproduksi nFET dan pFET berdampingan dengan pitch kontak polimer sebesar 50 nm secara stabil—sebuah rekor perdana di industri.
2. Kebocoran Arus Sangat Rendah: Kedua polaritas transistor menunjukkan arus mati (Off-Current / Ioff​) yang sangat rendah ketika tegangan gerbang berada di posisi nol (Vg​=0 V).
3. Performa pFET Setara Laboratorium: Varian pFET berbasis WSe2​ mampu menghasilkan karakteristik voltase-arus yang mendekati rekor perangkat hasil optimasi lab steril, memecahkan masalah klasik penurunan performa pFET pada material 2D.

Tingkat Keberhasilan Produksi (Yield): Integrasi “quasi-CMOS” ini mencatatkan tingkat fungsionalitas transistor yang luar biasa stabil mencapai 94% (diukur dari rasio Imax​/Imin​>105), membuktikan bahwa proses flow ini siap diadopsi untuk berbagai variasi material kanal 2D lainnya.

Rahasia Dapur: Kombinasi Single-Patterning EUV dan Arsitektur “Reverse” TFT

Dua pilar utama yang menyokong keberhasilan proyek ambisius ini terletak pada teknik litografi canggih dan perombakan struktur transistor:

• Satu Pola Litografi EUV (Single-Patterning EUV): Optimalisasi ketajaman resolusi mesin EUV milik ASML memungkinkan tim untuk menciptakan panjang kanal (channel length) sekecil 28 nm secara presisi tanpa perlu proses pencetakan ganda yang rumit.
• Alur Fabrikasi “Reverse” TFT: Berbeda dengan transistor 2D konvensional, imec menerapkan struktur kontak bawah (bottom contacts) dengan gerbang deposit yang tumpang tindih (overlapping deposited gate). Kanal material 2D ditransfer langsung ke atas parit tungsten (W) yang sudah dibentuk sebelumnya sebagai titik kontak. Strategi ini sukses memangkas resistensi kontak tanpa merusak material 2D di atasnya.

                  [ Lapisan Deposito GATE (Gerbang) ]
         ───────────────────────────────────────────────────
         ─────── [ Kanal Material 2D: MoS2 / WSe2 ] ────────
         ───────┬───────────────────────────┬───────────────
                │                           │
         [ Kontak Tungsten ]         [ Kontak Tungsten ]

Langkah Akselerasi Menuju Fabrikasi Massal

Dr. Min Cao, Vice President dan CTO dari TSMC, menekankan bahwa kolaborasi riset ini memiliki nilai strategis yang sangat tinggi untuk mengurangi risiko kegagalan manufaktur (de-risking) serta mempercepat langkah adopsi material baru ini agar siap diintegrasikan ke dalam lini produksi massal TSMC di masa mendatang.

Sementara itu, Etienne De Poortere dari ASML Europe menambahkan bahwa berkat resolusi tinggi dari teknologi EUV, industri kini selangkah lebih dekat untuk memproduksi chip pasca-silikon dengan tingkat kepadatan yang setara dengan node transistor paling canggih saat ini.

Sumber: Interuniversity Microelectronics Centre (imec) Press Communications, Leuven, Belgium