Menurut laporan dari kanal High Yield, AMD tengah bersiap meninggalkan interkoneksi SERDES tradisional untuk koneksi die-to-die (D2D) dan beralih ke pendekatan baru berupa “sea-of-wires” berbasis jalur paralel padat. Perubahan ini pertama kali terungkap melalui foto APU Strix Halo, yang memperlihatkan pad field persegi panjang khas fan-out, sementara blok SERDES besar di tepi CCD terlihat hilang.
Dari SERDES ke Paralel Padat
Arsitektur interkoneksi lama mengandalkan serialisasi dan deserialisasi (SERDES) yang memerlukan:
- Clock recovery
- Equalization
- Encoding dan decoding
Semua proses tersebut mengonsumsi daya tambahan dan menambah latensi pada setiap batas paket. Dengan pendekatan baru berbasis banyak jalur paralel pendek, AMD dapat:
- Mengurangi latensi round-trip dengan menghilangkan overhead PHY berulang.
- Meningkatkan bandwidth secara langsung dengan menambah jumlah jalur fisik.
- Membebaskan area silikon yang sebelumnya ditempati blok SERDES besar, memberi ruang lebih bagi CCD, memory controller, dan akselerator untuk ditempatkan lebih dekat.
Tantangan Teknis
Implementasi sea-of-wires bukan tanpa risiko. Tantangan utama meliputi:
- Signal integrity akibat kepadatan jalur tinggi.
- Manajemen termal karena konsentrasi interkoneksi.
- Kompleksitas routing pada desain multi-layer RDL (redistribution layer).
- Koordinasi erat antara tim desain die dan paket untuk memastikan manufaktur yang andal.
Implikasi untuk Zen 6
Jika AMD berhasil mengatasi tantangan tersebut dan membawa teknologi ini ke arsitektur Zen 6, manfaat potensialnya mencakup:
- Efisiensi daya per watt lebih tinggi.
- Latensi lebih rendah untuk beban kerja CPU.
- Memori IMC lebih cepat, berkat komunikasi lebih singkat antara I/O die dan CCD.
Langkah ini menunjukkan ambisi AMD untuk mengoptimalkan performa dan efisiensi di era paket chiplet yang semakin kompleks, sekaligus memanfaatkan teknologi packaging terbaru seperti TSMC InFO-oS.
Sumber: High Yield, TechPowerUp
