Raksasa semikonduktor AMD secara resmi mengumumkan dimulainya percepatan produksi (production ramp) untuk prosesor server EPYC generasi terbaru yang membawa nama sandi “Venice”. Langkah mutakhir ini dieksekusi melalui kemitraan strategis bersama TSMC menggunakan teknologi pabrikasi tercanggih 2 nanometer (2nm) di Taiwan, dengan rencana perluasan jalur produksi ke fasilitas fabrikasi TSMC di Arizona, AS, di masa mendatang.
Pencapaian ini menandai tonggak sejarah baru dalam peta jalan (roadmap) CPU pusat data AMD. “Venice” resmi tercatat sebagai produk komputasi performa tinggi (HPC) pertama di industri yang berhasil masuk ke tahap produksi massal menggunakan node sirkuit 2nm TSMC, menjanjikan lompatan performa mentah serta efisiensi daya radikal yang dibutuhkan oleh infrastruktur awan (cloud), korporasi, dan ekosistem kecerdasan buatan masa depan.
Peran Vital CPU di Era Fleksibilitas “Agentic Workloads”
Dalam pengumuman resminya, Dr. Lisa Su selaku Chair dan CEO AMD, menegaskan bahwa percepatan produksi “Venice” pada node 2nm TSMC merupakan langkah krusial untuk mempercepat adopsi infrastruktur AI generasi berikutnya.
Seiring dengan bergesernya tren kecerdasan buatan dari sekadar proses pelatihan (training) dan inferensi (inference) biasa menuju ke tingkat Agentic Workloads (sistem kecerdasan buatan otonom kompleks yang mampu mengambil keputusan mandiri), peran CPU kini menjadi jauh lebih kritikal di dalam ruang pusat data. CPU bertanggung jawab penuh dalam mengatur orkestrasi sistem secara holistik, mengoordinasikan pergerakan data makro, mengelola manajemen keamanan perimeter, serta mengendalikan komunikasi lalu lintas jaringan (networking) dan media penyimpanan (storage) lintas klaster server.
Kolaborasi Teknologi Pengemasan Chip Tingkat Lanjut
Kemitraan erat antara AMD dan TSMC tidak hanya berfokus pada pengecilan ukuran transistor murni ke skala 2nm, melainkan juga melibatkan adopsi teknologi pengemasan chip tiga dimensi (advanced 3D packaging) yang sangat kompleks guna mendongkrak kepadatan interkoneksi data:
- TSMC SoIC-X (System-on-Integrated-Chips): Memungkinkan penumpukan chiplet secara vertikal (3D die stacking) tanpa menggunakan kabel mikro konvensional, secara drastis memotong latensi komunikasi antar-inti.
- TSMC CoWoS-L (Chip-on-Wafer-on-Substrate with Local Silicon Interconnect): Mengintegrasikan beberapa cetakan silikon (dies) hibrida di atas satu substrat yang sama dengan bandwidth interkoneksi super lebar, memastikan aliran data hulu-hilir berjalan tanpa hambatan (bottleneck).
Masa Depan Lini EPYC Gen-6: Kehadiran “Verano” dengan Memori LPDDR
Selain mengumumkan produksi “Venice”, AMD juga mengungkap rencana perluasan pemanfaatan node 2nm TSMC untuk melahirkan “Verano”, yang dikonfirmasi sebagai lini Prosesor AMD EPYC Generasi ke-6 (6th Gen EPYC).
Prosesor “Verano” akan dioptimalkan secara khusus untuk mengejar rasio kepemimpinan performa-per-dolar-per-watt tertinggi (performance-per-dollar-per-watt leadership). Guna menjawab tantangan keterbatasan pasokan daya listrik (power-constrained workloads) pada pusat data modern, AMD akan menyuntikkan inovasi arsitektur memori terintegrasi baru, termasuk adopsi dukungan memori LPDDR terpadu. Implementasi ini dirancang untuk menyajikan lebar pita data (memory bandwidth) yang masif namun tetap mempertahankan konsumsi daya yang sangat rendah.
